AMD申請小芯片專利：RDNA3要多芯封裝、暴力堆核

　　隨著半導(dǎo)體工藝、芯片規(guī)模的限制越來越大，傳統(tǒng)的單個大芯片策略已經(jīng)行不通，chiplet小芯片成為新的方向，AMD無疑是其中的佼佼者，銳龍、線程撕裂者、霄龍三大產(chǎn)品線都在踐行這一原則，并且取得了不俗的效果。現(xiàn)在，AMD要把這一策略延續(xù)到GPU顯卡上了。

　　2020年的最后一天，AMD向美國專利商標(biāo)局提交了一項新專利，勾勒了未來的GPU小芯片設(shè)計。AMD首先指出，傳統(tǒng)的多GPU設(shè)計存在諸多問題(包括AMD自己的CrossFire)，比如GPU編程模型不適合多路GPU，很難在多個GPU之間并行分配負載，多重GPU之間緩存內(nèi)容同步極為復(fù)雜，等等。

　　AMD的思路是利用“高帶寬被動交聯(lián)”(high bandwidth passive crosslink)來解決這些障礙，將第一個GPU小芯片與CPU處理器直接耦合在一起(communicably coupled)，而其他GPU小芯片都通過被動交聯(lián)與第一個GPU小芯片耦合，而所有的GPU小芯片都放置在同一個中介層(interposer)之上。這樣一來，整個GPU陣列就被視為單獨一個SoC，然后劃分成不同功能的子芯片。

　　傳統(tǒng)的GPU設(shè)計中，每個GPU都有自己的末級緩存，但為了避免同步難題，AMD也重新設(shè)計了緩存體系，每個GPU依然有自己的末級緩存，但是這些緩存和物理資源耦合在一起，因此所有緩存在所有GPU之間依然是統(tǒng)一的、一致性的。聽起來很難懂對吧？確實如此，畢竟一般在專利文件中，廠商往往都會故意隱藏具體設(shè)計細節(jié)，甚至可能存在一些故意使之難以理解、甚至誤導(dǎo)的描述。

　　AMD沒有透露是否正在實際進行GPU小芯片設(shè)計，但早先就有傳聞稱，下一代的RNA3架構(gòu)就會引入多芯片，這份專利正提供了進一步佐證?？梢灶A(yù)料，RDNA3架構(gòu)如果真的上小芯片設(shè)計，核心規(guī)模必然會急劇膨脹，一兩萬個流處理器都是小意思。

　　AMD也不是唯一有此想法的人。Intel Xe HP、Xe HPC高性能架構(gòu)就將采取基于Tile區(qū)塊的設(shè)計，今年晚些時候問世，直奔高性能計算、數(shù)據(jù)中心而去。NVIDIA據(jù)說會在Hopper(霍珀)架構(gòu)上采用MCM多芯封裝設(shè)計，而在那之前還有一代“Ada Lovelace”(阿達·洛夫萊斯)，有望上5nm工藝，并堆到多達18432個流處理器。